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Micron Document

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</div>

<div id="mw-content-text" class="mw-body-content mw-content-ltr" lang="de" dir="ltr"><div class="mw-content-ltr mw-parser-output" lang="de" dir="ltr"><p>Als <b>IP-Core</b> (von <span style="font-style:normal;font-weight:normal"><a href="Englische_Sprache" title="Englische Sprache">englisch</a></span> <span lang="en-Latn" style="font-style:italic"><i>intellectual property core</i></span>, oder auch als <b>IP-Block</b>) wird in der <a href="Mikroelektronik" title="Mikroelektronik">Mikroelektronik</a> ein vielfach einsetzbarer, vorgefertigter Funktionsblock eines <a href="Chipentwurf" class="mw-redirect" title="Chipentwurf">Chipdesigns</a> (im Sinne von <a href="Bauanleitung" title="Bauanleitung">Bauplänen</a> oder <a href="Schaltungsentwurf" class="mw-redirect" title="Schaltungsentwurf">Schaltungsentwurf</a>) in der <a href="Halbleiter" title="Halbleiter">Halbleiterindustrie</a> bezeichnet. Dieser enthält das <a href="Geistiges_Eigentum" title="Geistiges Eigentum">geistige Eigentum</a> (englisch <span lang="en"><i>intellectual property</i></span>) des Entwicklers oder Herstellers und wird in der Regel <a href="Lizenz" title="Lizenz">lizenziert</a> bzw. hinzugekauft, um es in ein eigenes Design zu integrieren.<sup id="cite_ref-1" class="reference"><a href="#cite_note-1"><span class="cite-bracket">[</span>1<span class="cite-bracket">]</span></a></sup>

</p>

<div class="mw-heading mw-heading2"><h2 id="Geschäftsmodell"><span id="Gesch.C3.A4ftsmodell"></span>Geschäftsmodell</h2></div>

<p>Unternehmen wie <a href="ARM_Limited" class="mw-redirect" title="ARM Limited">Arm</a> und <a href="MIPS_Technologies" title="MIPS Technologies">MIPS Technologies</a> (<a href="Prozessor" title="Prozessor">Prozessoren</a>), <a href="Imagination_Technologies" title="Imagination Technologies">Imagination Technologies</a> (Grafikkerne) oder CEVA (<a href="Digitaler_Signalprozessor" title="Digitaler Signalprozessor">digitale Signalprozessoren</a>) haben sich darauf spezialisiert, Teile oder auch ganze <a href="Integrierter_Schaltkreis" title="Integrierter Schaltkreis">integrierte Schaltkreise</a> zu entwerfen und Lizenzen dieser Designs zu verkaufen. Chiphersteller erweitern die lizenzierten Kerne dann meist um zusätzliche <a href="Peripherieger%C3%A4t" title="Peripheriegerät">Peripheriekomponenten</a> wie Grafikkerne, <a href="Analog-Digital-Umsetzer" title="Analog-Digital-Umsetzer">Analog-Digital-Umsetzer</a> sowie standardisierte Schnittstellen, um ein <a href="System-on-a-Chip" title="System-on-a-Chip">System-on-a-Chip</a> für einen spezifischen Anwendungsfall zu entwickeln. Der Lizenznehmer verringert dabei durch den Einkauf vielfach getesteter Standarddesigns sein Risiko sowie die Entwicklungszeit und vereinfacht bei der Lizenzierung von Prozessoren auch die <a href="Softwareentwicklung" class="mw-redirect" title="Softwareentwicklung">Softwareentwicklung</a>. Je nach Anwendungsfall können die IP-Cores dabei als <a href="Anwendungsspezifische_integrierte_Schaltung" title="Anwendungsspezifische integrierte Schaltung">ASIC</a> gefertigt oder, bei kleineren Designs und für <a href="Prototyp_(Technik)" title="Prototyp (Technik)">Prototypen</a>, als <a href="Konfiguration_(Computer)" title="Konfiguration (Computer)">Konfiguration</a> in einen <a href="Field_Programmable_Gate_Array" title="Field Programmable Gate Array">FPGA</a> geladen werden (s. u.).

</p><p>Verwandt mit dieser in <a href="Hardware" title="Hardware">Hardware</a> implementierbaren IP ist die „verification IP“. Dies sind wiederverwendbare <a href="Softwarekomponente" title="Softwarekomponente">Softwarekomponenten</a>, die zur <a href="Verifikation" class="mw-redirect" title="Verifikation">Verifikation</a> von Hardware und insbesondere Hardware-IP-Cores eingesetzt werden.

</p>

<div class="mw-heading mw-heading2"><h2 id="IP-Cores_bei_ASICs">IP-Cores bei ASICs</h2></div>

<p>Ein Soft-IP-Core existiert in Form von <a href="Quellcode" class="mw-redirect" title="Quellcode">Quellcode</a> in einer speziellen <a href="Hardware_Description_Language" class="mw-redirect" title="Hardware Description Language">Hardwarebeschreibungssprache</a> wie <a href="Verilog" title="Verilog">Verilog</a> oder <a href="Very_High_Speed_Integrated_Circuit_Hardware_Description_Language" title="Very High Speed Integrated Circuit Hardware Description Language">VHDL</a>.

</p><p>Er kann auch als bereits vom Hersteller <a href="Synthese_(Elektrotechnik)" title="Synthese (Elektrotechnik)">synthetisierte</a> <a href="Netzliste" title="Netzliste">Netzliste</a>, also als textuelle Beschreibung eines <a href="Schaltplan" title="Schaltplan">Schaltplanes</a>, vorliegen; man spricht in diesem Fall von Firm-IP-Cores. Bei <a href="Kommerziell" class="mw-redirect" title="Kommerziell">kommerziellen</a> IP-Cores oder IP-Cores mit Verfahrensgeheimnissen kann die Netzliste auch in <a href="Verschl%C3%BCsselt" class="mw-redirect" title="Verschlüsselt">verschlüsselter</a> Form vorliegen.

</p>

<p>Ein Hard-IP-Core ist ein Block mit bereits fertiggestelltem <a href="Layout" title="Layout">Layout</a>. Somit kann der Nutzer kaum oder keine Änderungen an der IP vornehmen und ist an einen Prozess gebunden. Zum Schutz von Verfahrensgeheimnissen erhält ein Nutzer häufig nur eine <a href="Black_Box_(Systemtheorie)" title="Black Box (Systemtheorie)">Black-Box</a>-Darstellung eines gekauften Hard-IP-Cores. Der Inhalt ist dann nur der <a href="Foundry" title="Foundry">Foundry</a> bzw. einem <a href="Dienstleister" title="Dienstleister">Dienstleister</a> bekannt, der das Layout des Chips fertigstellt. Analoge Schaltungen sind immer als Hard-IP realisiert.

</p>

<div class="mw-heading mw-heading2"><h2 id="IP-Cores_bei_FPGAs">IP-Cores bei FPGAs</h2></div>

<div class="mw-heading mw-heading3"><h3 id="Soft-Cores">Soft-Cores</h3></div>

<p>Soft-Cores liegen als Quellcode oder in Form einer Netzliste vor und werden im frei programmierbaren Bereich eines FPGAs implementiert. Sie entsprechen somit der Soft-IP bei ASICs.

</p><p>Ein IP-Core, der im Quellcode vorliegt, kann sowohl für FPGAs als auch für ASICs benutzt werden. Dagegen können in Form einer Netzliste vorliegende Soft-Cores nur mit einem spezifischen FPGA-Modell benutzt werden. Daher gibt es häufig IP-Core-<a href="Codegenerator" title="Codegenerator">Generatoren</a>, mit denen der Anwender Netzlisten für die verschiedenen FPGA-Modelle eines Herstellers generieren kann.

</p><p>Typische Beispiele für Soft-Cores sind auf die jeweilige FPGA-Architektur optimierte <a href="Prozessorkern" title="Prozessorkern">Prozessorkerne</a>, wie der <a href="Nios_II" class="mw-redirect" title="Nios II">Nios II</a> von <a href="Altera" title="Altera">Altera</a> oder der <a href="MicroBlaze" title="MicroBlaze">MicroBlaze</a> von <a href="Xilinx" title="Xilinx">Xilinx</a>, welche samt ihren Programmen bei Bedarf in das FPGA integriert werden. Eine weitere Klasse sind Schnittstellen<a href="Mikrocontroller" title="Mikrocontroller">controller</a> für <a href="Bus_(Datenverarbeitung)" title="Bus (Datenverarbeitung)">Busse</a> wie <a href="Serial_Peripheral_Interface" title="Serial Peripheral Interface">SPI</a> und <a href="I2C" class="mw-redirect" title="I2C">I2C</a>, aber auch Controller zum Ansteuern externer <a href="DRAM" class="mw-redirect" title="DRAM">DRAM</a>-<a href="Speichermodul" title="Speichermodul">Speichermodule</a>.

</p>

<div class="mw-heading mw-heading3"><h3 id="Hard-Cores">Hard-Cores</h3></div>

<p>Hard-Cores sind als fertige Schaltung herstellerseitig unveränderbar in den Chip des FPGAs integriert.

</p><p>Ihr Vorteil ist, dass sie weniger Chipfläche belegen und meist auch schneller arbeiten können als mit frei programmierter Logik implementierte Soft-Cores.

</p><p>Nachteilig ist die Unmöglichkeit, eigene Adaptionen anzubringen oder eine <a href="Portierung_(Software)" title="Portierung (Software)">Portierung</a> (<a href="Migration_(Informationstechnik)" title="Migration (Informationstechnik)">Migration</a>) zu anderen <a href="Logikfamilie" title="Logikfamilie">Logikfamilien</a> durchzuführen, die nicht über die meist sehr spezifischen Hard-Cores verfügen. So enthalten die meisten FPGAs dedizierte Speicherblöcke sowie fertige <a href="Multiplizierer_(Digitaltechnik)" title="Multiplizierer (Digitaltechnik)">Multiplizierer</a>, welche von der Synthesesoftware bei Bedarf <a href="Objekt_(Programmierung)#Instanziierung" title="Objekt (Programmierung)">instanziiert</a> werden. Größere FPGAs bieten mitunter auch vollständige Prozessoren wie die <a href="PowerPC" title="PowerPC">PowerPC</a>-Cores in FPGAs der Virtex-Serie von Xilinx. Zusätzlich können Schnittstellen-Controller für komplexere Schnittstellen wie <a href="Ethernet" title="Ethernet">Ethernet</a> sowie <a href="SerDes" title="SerDes">SerDes</a> für die Implementierung von Hochgeschwindigkeits-Schnittstellen wie <a href="PCI-Express" class="mw-redirect" title="PCI-Express">PCI-Express</a> und <a href="S-ATA" class="mw-redirect" title="S-ATA">S-ATA</a> enthalten sein.

</p>

<div class="mw-heading mw-heading2"><h2 id="Wirtschaft_&_Markt"><span id="Wirtschaft_.26_Markt"></span>Wirtschaft & Markt</h2></div>

<p>IP-Bausteine werden durch auf <a href="Mikroelektronik" title="Mikroelektronik">Mikroelektronik</a> und <a href="Chipentwurf" class="mw-redirect" title="Chipentwurf">Chipentwurf</a> spezialisierte Unternehmen entwickelt und <a href="Marketing" title="Marketing">vermarktet</a>. Nach <a href="Klassifizierung" title="Klassifizierung">Kategorisierung</a> durch die <a href="Semiconductor_Equipment_and_Materials_International" title="Semiconductor Equipment and Materials International">SEMI</a> zählt IP zur <a href="Electronic_Design_Automation" title="Electronic Design Automation">Electronic Design Automation</a> (EDA). Anbieter von IP sind meist <a href="Fabless" title="Fabless">fabless</a>.

</p>

<div class="mw-heading mw-heading3"><h3 id="Open_Source">Open Source</h3></div>

<p>Die 1999 gestartete Initiative OpenCores bietet verschiedene IP-Cores auf einem <a href="Repository" title="Repository">Repository</a> zu verschiedenen <a href="OSS" class="mw-disambig" title="OSS">OSS</a>-Lizenzen, z. B. <a href="GNU_General_Public_License" title="GNU General Public License">GPL</a>, an.

</p>

<div class="mw-heading mw-heading2"><h2 id="Siehe_auch">Siehe auch</h2></div>

<ul><li><a href="Standardzelle" title="Standardzelle">Standardzelle</a></li></ul>

<div class="mw-heading mw-heading2"><h2 id="Literatur">Literatur</h2></div>

<div class="sieheauch" role="navigation" style="font-style:italic;"><span class="sieheauch-text">Siehe auch</span>: <a href="Chipentwurf" class="mw-redirect" title="Chipentwurf">Chipentwurf</a>, <a href="Mikroelektronik" title="Mikroelektronik">Mikroelektronik</a> und <a href="Electronic_Design_Automation" title="Electronic Design Automation">Electronic Design Automation</a></div>

<div class="mw-heading mw-heading2"><h2 id="Weblinks">Weblinks</h2></div>

<ul><li><a rel="nofollow" class="external text" href="https://opencores.org">OpenCores</a></li></ul>

<div class="mw-heading mw-heading2"><h2 id="Einzelnachweise">Einzelnachweise</h2></div>

<li id="cite_note-1"><span class="mw-cite-backlink"><a href="#cite_ref-1">↑</a></span> <span class="reference-text">Frank Kesel: <cite style="font-style:italic">FPGA Hardware-Entwurf: Schaltungs- und System-Design mit VHDL und C/C++</cite>. De Gruyter, 2018, ISBN 978-3-11-053145-9, <a href="Digital_Object_Identifier" title="Digital Object Identifier">doi</a>:<span class="uri-handle" style="white-space:nowrap"><a rel="nofollow" class="external text" href="https://doi.org/10.1515/9783110531459">10.1515/9783110531459</a></span> (<a rel="nofollow" class="external text" href="https://www.degruyter.com/document/doi/10.1515/9783110531459/html">degruyter.com</a> [abgerufen am 29. Dezember 2022]).<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Abook&rfr_id=info:sid/de.wikipedia.org:IP-Core&rft.au=Frank+Kesel&rft.btitle=FPGA+Hardware-Entwurf%3A+Schaltungs-+und+System-Design+mit+VHDL+und+C%2FC%2B%2B&rft.date=2018-06-11&rft.doi=10.1515%2F9783110531459&rft.genre=book&rft.isbn=9783110531459&rft.pub=De+Gruyter" style="display:none"> </span></span>

</li>

</ol></div><div><div class="zim-footer">

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